在半导体的开发竞争中,将芯片叠加起来的“3D”堆叠技术的重要性日趋增加

在半导体的开发竞争中,将芯片叠加起来的“3D”堆叠技术的重要性日趋增加。美国英特尔6月在个人电脑CPU(中央处理器)领域推出新产品,提高了节能性能。台积电(TSMC)则与美国谷歌展开合作。半导体3D堆叠技术相关的市场规模到2024年将超过1.2万亿日元,设备和零部件的相关企业的竞争将日趋激烈。

3D堆叠CPU的待机功耗减少9成

英特尔此前将分别负责“电源”、“计算”和“存储”的功能以平面形式排列。而新产品则像3层的房子那样,将芯片以立体形式堆叠。布线导致的电力损耗消除,能使待机功耗减少9成。据称每增加1层,数据处理的能源效率将提高至3倍。

在用于智能手机等的闪存领域,此前就已迈向3D化。这是因为在将相同结构的元件堆叠起来时,制造比较容易。不过,在CPU领域,要将结构不同的芯片堆叠起来,在技术方面被认为更加困难。

英特尔通过在使堆叠起来的芯片纵向贯穿的电极方面下工夫等措施,攻克了难题。英特尔副总裁Chris Walker充满信心地表示“(这一技术)将成为推动个人电脑行业发展愿景的试金石”。2021年以后,预计在多个机型上应用。

背后存在英特尔在左右半导体性能的“微细化”方面落后这一危机感。写入芯片的电路的线宽越细微,越能增加晶体管的搭载量并推动半导体的性能提升。

在半导体微细化技术方面领先的台积电今年开始向美国苹果供应5纳米(纳米为10亿分之1米)产品。韩国三星电子也将推进供货准备。

另一方面,英特尔在属于1代之前的7纳米的CPU开发上耗费时间,预计量产最早也要等到2022年。在7月的财报发布会上,该公司首席执行官(CEO)鲍勃·斯万(Bob Swan)表示“将在紧急对策的范围内,讨论将生产委托给(外部)”。

电路的线宽越是微细化,半导体量产所需的设备投资也将膨胀。要新建最尖端的5纳米工厂,需要数万亿日元规模的资金。英特尔的2019年研发(R&D)和设备投资费用达到296亿美元。

半导体行业相关人士指出,为走出困境,“英特尔在微细化仍然落后的情况下,抢在竞争对手之前启动了3D堆叠技术的开发”。如果以立体形式堆叠芯片,即使是相同电路宽度,也能增加搭载的晶体管数。不过,要实现赶超并非易事。

台积电正通过与客户的合作来推进3D技术的开发。眼下,台积电似乎与谷歌在私底下合作,准备最早在2022年启动3D产品的量产。

三星电子8月宣布,采用3D封装技术的7纳米半导体的试制取得成功。该公司高管表示“如果利用3D这种创新,就能够跨越半导体的极限”。

英特尔联合创始人戈登·摩尔(Gordon Moore)1965年提出了CPU性能在1年半~2年里翻一番的“摩尔定律”。不过,拉动过去50年发展的微细化技术正在接近物理的极限。

据日本电子信息技术产业协会(JEITA)统计,物联网(IoT)等数据产业的世界市场规模到2030年将达到404万亿日元。在今后持续发展的半导体行业,英特尔要保持盟主的地位,有必要通过3D化,持续维持摩尔定律。

站在微细化竞争最前沿的企业并不多。要开展最尖端的5纳米芯片的制造,需要被称为“EUV(极紫外)”的光刻技术,核心的光刻设备被荷兰ASML垄断。另一方面,东京大学的黑田忠广教授指出“3D集成的技术仍未确立。如今处在起跑线上”。对于在微细化竞争中掉队的企业来说,挽回劣势的机会将扩大。

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